Programmierbare Logikbausteine: Unterschied zwischen den Versionen
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+ | * hoher Eingangswiderstand | ||
+ | * geringer Eingangsstrom | ||
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+ | * PLD hoher Preis/Gatter zu Full-Custom hin immer weniger | ||
+ | * Performance bei FC sehr hoch bei PLD gering | ||
+ | * Zur Entwicklung sind Prozessschritte durchzuführen bei FC voll bei PLD keine | ||
+ | * dafür sehr Ausnutzung der Fläche in FC in PLD wiederum nicht | ||
+ | * time to market: PLDs in Tagen bis Wochen, FC in Monaten | ||
+ | * hohe NRE Kosten bei FC | ||
+ | * Entwurfsänderungen in PLDs problemlos in FC nicht | ||
+ | * wenige FC Lieferanten, dafür viele PLD Lieferanten | ||
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+ | === Allgemeine Eigenschaften von PLD === |
Version vom 24. Juli 2011, 12:51 Uhr
Programmierbare Logikbausteine (PLD) | |
---|---|
Vertiefungsrichtung | II/IHS |
Vorlesung | |
Vorlesender |
Dipl.-Ing. Thomas Rommel |
Abschluß | |
Art | k.A. |
folgt...
Prüfung
Klausur | |
---|---|
Termin | |
Datum: | 25.07.2011 |
Zeit: | 12:30 - 14:00 |
Ort: | Röntgen-Hs |
Am Ende des Semester gibt es eine Klausur die über 90 Minuten geht.
Themen
Inhalt:
- allgemein gültige Sachen
- grobe Nennwerte der Schaltungstechnik (z.B. Antifuse ist schnell, SRAM ist groß…), aber keine konkreten Zahlen
- Programmiertechnologie
- Speicherrealisierung
- Verbindungen
- Leitungen
- Unterschied zwischen CPLD und FPGA
- FPGA-Modell
- Aufbau Programmiertechniken
- Look Up Tables (Aufbau)
- Aufbau Speicherzelle
- Mealy vs. Moore Automat
- Übersicht & Vergleiche -> allgemein bekannt, nicht im Detail
- keine technischen Parameter zu einzelnen Bausteinen
- nichts zu VHDL
Vorlesungsskript Zusammenfassung
Entwurf
Dreieck integrierter Schaltungen:
Flächenaufwand
- zur Realisierung einer Schaltung wird Fläche auf dem Chip benötigt
- bestimmte Einflussfaktoren für fest verdrahtete und programmierbare Bauelemente
- mehr Kommunikation und oder Funktionsblöcke mehr Chipfläche
Taktfrequenz
- Schaltung benötigt eine bestimmte Anzahl an Taktzyklen zum durchlaufen
- je mehr Takt umso schneller ist eine Schaltung
- je höher der Takt umso mehr Verbrauch
Verlustleistungsaufnahme
- in CMOS Schaltungen proportional zu der Anzahl der Gatter und der Taktung
Computing in Space vs. Computing in Time
Space:
- Datenflussorientiert
- Parallelisierung
- Piplining
Time:
- Kontrollflussorientiert
Piplining in moderne DSP möglich
weitere Kriterien
- Skalierbarkeit
- Hardwareaufwand
- Echtzeitfähigkeit
- Verlustleistungsaufnahme
- Flexibilität
- Entwurfsprozess
CMOS-Technologie - Vorteile
- hoher Eingangswiderstand
- geringer Eingangsstrom
- geringer Stromverbrauch
Entwurfsstile
- PLD hoher Preis/Gatter zu Full-Custom hin immer weniger
- Performance bei FC sehr hoch bei PLD gering
- Zur Entwicklung sind Prozessschritte durchzuführen bei FC voll bei PLD keine
- dafür sehr Ausnutzung der Fläche in FC in PLD wiederum nicht
- time to market: PLDs in Tagen bis Wochen, FC in Monaten
- hohe NRE Kosten bei FC
- Entwurfsänderungen in PLDs problemlos in FC nicht
- wenige FC Lieferanten, dafür viele PLD Lieferanten